Elettronica industriale e fibre ottiche: Roberto Proietti all'Istituto TeCIP per un ciclo di lezioni su programmazione di dispositivi FPGA e linguaggio HDL Verilog
Si terrà da martedi 19 maggio a venerdì 12 giugno, presso l’Istituto TeCIP (Tecnologie della Comunicazione, dell’Informazione e della Percezione), in Via G. Moruzzi 1 loc. San Cataldo - Area CNR, una serie di lezioni sul tema “FPGA programming with Verilog HDL Language”. Le lezioni saranno tenute dal Dr. Roberto Proietti della University of California, Davis, nell’ambito del Programma Erasmus Mundus, coordinato dalla Scuola Superiore Sant'Anna.
La programmazione di dispositivi FPGA (Field Programmable Gate Array) è uno strumento di particolare versatilità ed interesse per coloro che operano nel campo dell’elettronica industriale, così come nella ricerca scientifica di vario genere, incluso studenti e ricercatori nel settore dei sistemi e reti di comunicazione in fibra ottica. L’obiettivo di questo corso di quattro settimane è quello di introdurre e stimolare l’interesse degli studenti del MAPNET (MAsters on Photonic NETworks Engineering) e dei Ph.D. dell'Istituto TeCIP verso la programmazione FPGA.
Il corso verterà sull’insegnamento del linguaggio HDL Verilog, facendo uso anche di esempi e dimostrazioni pratiche di programmazione di schede FPGA Spartan 3A e Virtex 5 prodotte da Xilinx.
Roberto Proietti ha ottenuto la sua Laurea Specialistica in Ingegneria delle Telecomunicazioni presso l’Università di Pisa nel 2001 e il suo titolo di Ph.D. in Optical Communication Systems and Networking dalla Scuola Superiore Sant’Anna di Pisa nel 2009. Ricopre attualmente il ruolo di Project Scientist nel Laboratorio Next Generation Networking Systems della University of California, Davis. Le sue attività di ricerca si incentrano su tecnologie e architetture di commutatori ottici per applicazioni di supercomputing e data center, sistemi di trasmissione coerente ad alta efficienza spettrale, reti ottiche elastiche e sistemi radio su fibra.
Il programma si articola in un ciclo di 10 incontri, come riportato di seguito:
19 Maggio 2015 - 11:00 – 13:00 @PC Room (Istituto TeCIP)
Overview of FPGA and EDA software
21 Maggio 2015 - 11:00 – 13:00 @PC Room (Istituto TeCIP)
Gate-level combinational circuits
26 Maggio 2015 - 11:00 – 13:00 @PC Room (Istituto TeCIP)
RT-level combinational circuits
28 Maggio 2015 - 11:00 – 13:00 @PC Room (Istituto TeCIP)
Regular sequential circuits
29 Maggio 2015 - 11:00 – 13:00 @PC Room (Istituto TeCIP)
Finite state machines (FSM)
5 Giugno 2015 - 11:00 – 13:00 @PC Room (Istituto TeCIP)
Finite state machines with data path (FSMD)
8 Giugno 2015 - 11:00 – 13:00 @PC Room (Istituto TeCIP)
GTX Rocket IO Transceivers for high-speed data generation
10 Giugno 2015 - 11:00 – 13:00 @PC Room (Istituto TeCIP)
iBERT IP core for high-speed BER measurements
11 Giugno 2015 - 14:00 – 16:00 @PC Room (Istituto TeCIP)
Implementation of a point-to-point network link on a V5 FPGA evaluation board
12 Giugno 2015 - 11:00 – 13:00 @PC Room (Istituto TeCIP)
Final exam
